SK hynix разработала специализированные ядра H-TPU для контроллеров SSD нового поколения

Компания SK hynix представила новую архитектуру вычислительных блоков H-TPU (Hynix Transaction Processing Unit), предназначенную для использования в контроллерах твердотельных накопителей будущего. Разработку показали на Международной конференции по проектированию SoC (ISOCC 2026).

Основная задача H-TPU — снять с универсальных процессорных ядер контроллера рутинные и повторяющиеся операции: обработку команд чтения и записи, управление метаданными и контроль буфера. Сложные задачи — управление политиками хранения данных, восстановление после ошибок, обработка исключительных ситуаций — по-прежнему останутся за основным процессором. По заявлению SK hynix, H-TPU потребляют около 2,5% энергии и занимают примерно 4% площади кристалла по сравнению с универсальными CPU.

Причина, по которой компания взялась за разработку, — исчерпание запаса прочности обычных процессоров в SSD-контроллерах по энергопотреблению и площади кристалла. Пропускная способность интерфейса PCIe удваивается с каждым новым поколением, а тактовая частота и управляющие возможности CPU растут значительно медленнее. Особенно остро эта проблема стоит в сегменте корпоративных SSD, где производители наращивают число процессорных ядер ради показателя IOPS — это приводит к росту энергопотребления и площади кристалла. Для примера: контроллер Marvell Bravera SC6 с поддержкой PCIe 6.0 содержит 16 ядер (12 Cortex-R82, три Cortex-M7 и одно Cortex-M3), тогда как его предшественник Bravera SC5 с PCIe 5.0 обходился 11 ядрами.

Архитектурно H-TPU построена на четырёхступенчатом конвейере с последовательным выполнением команд, без поддержки суперскалярности или внеочередного выполнения. Это программируемый процессор, который распределяет операции между более чем 100 компактными вычислительными блоками — каждый отвечает за одну конкретную задачу. Ядра, не задействованные в текущей операции ввода-вывода, переходят в режим минимального энергопотребления.

Подобный подход к разгрузке процессора в SSD-контроллерах уже применяла компания Phison в концепции CoXProcessor, объединив в контроллере X1 два ядра Arm Cortex-R5 и 32 специализированных «микроядра». SK hynix развивает эту идею в большем масштабе: ещё в ноябре 2020 года компания подала патент на архитектуру, где CPU отвечает за уровень управления, а множество небольших сопроцессоров формируют уровень ввода-вывода, принимая данные от хоста и работая с кешем, энергонезависимой памятью и адресами.

В дальнейшем SK hynix намерена развивать концепцию аппаратной автоматизации (HWA), при которой простые, но трудоёмкие операции — обработка повторяющихся команд, поиск адресов, копирование данных в буферы — полностью передаются специализированным аппаратным схемам. Это должно повысить предсказуемость времени завершения операций, что особенно важно для корпоративных SSD с высокими требованиями к IOPS. В такой схеме CPU и H-TPU будут задействованы только для задач верхнего уровня — обработки ошибок и принятия ключевых управляющих решений.

Технологию планируется применить в совместном с NVIDIA проекте Storage Next, цель которого — уменьшить гранулярность доступа к NAND-памяти примерно до 512 байт, что меньше действующих стандартов, и оптимизировать работу хранилищ для задач искусственного интеллекта. H-TPU найдёт применение в контроллерах устройств серии AIN, а также планируется к интеграции в память типа High Bandwidth Flash (HBF), выпуск которой намечен на следующий год.

Почему это важно

Рост скоростей интерфейса PCIe опережает возможности универсальных процессоров внутри SSD-контроллеров, и производители вынуждены наращивать число ядер, увеличивая энергопотребление и размер чипов. Специализированные блоки вроде H-TPU позволяют решать эту проблему иначе — за счёт разделения труда между простыми аппаратными исполнителями и универсальным процессором. Для конечных пользователей, особенно в корпоративном сегменте, это может означать более быстрые и энергоэффективные накопители, а также возможность наращивать число каналов NAND-памяти без пропорционального роста энергозатрат.

Главные цифры

• H-TPU потребляют около 2,5% энергии по сравнению с универсальными CPU
• Занимают примерно 4% площади кристалла относительно обычных процессорных ядер
• Задействуют более 100 компактных вычислительных блоков
• Контроллер Marvell Bravera SC6 содержит 16 ядер против 11 у предшественника Bravera SC5
• Гранулярность доступа к NAND-памяти в проекте Storage Next планируется снизить примерно до 512 байт